- 多数のサイクルに渡る信号の計測をベースにした統計結果による高い信頼性と、強力な処理能力と最適化した処理による高速性を併せ持つDDR3インターフェース試験の最適な手法
- ワーストケースの測定画面をレポート中に波形の信号名と電圧レベルを明示して添付するので、マージンの確認が容易
- Stopontest/failure機能により、特定のテストで試験を中断して、その場で不良の解析や計測結果のより高度な解析が可能
- 800MHz、1066MHz、1333MHz、1600MHzおよび任意の速度のDDR3信号に対応
- JEDEC仕様：JESD79-3Dに規定されている試験項目に準拠
短時間で多数のサイクルを捕捉／解析する処理能力がもたらす高い信頼性の試験
DDR3信号の試験では非常に多様な計測を行わなければならないだけでなく、非常に多数のサイクルに渡る信号を対象にしなければなりません。こうした大量のデータ処理を短時間で行うことができると、捕らえた測定値のワーストケースの信頼性が高くなります。多くの場合、QPHY-DDR3は、他の計測ソリューションが100個の計測を行う間に数千の計測を処理することができます。このことは、時間をかけて何度も繰り返し計測を行うのと同じ信頼性を1回の計測で済んでしまうことを意味し、大きな省力化につながります。
先進のデバッグ機能
QPHY-DDR3の"Stop on Test"機能を使うと、各試験が終わる度に試験の実行を中断します。その時点で、ソフトウェアが計測設定条件の保存を指示するので、設定条件を保存すれば、不良原因を探るために、オシロスコープの解析機能を使って自由にデバッグすることができます。この機能にはSDAIIシリアル・データ解析機能、EyeDoctorIIシグナル・インテグリティ・ツール、WaveScan波形検索機能、ヒストグラムやトラックなどの統計解析機能などが利用できます。これらの解析機能を使うと、不良とその不良と相関のある現象を簡単に見つけることができます。デバッグ作業が終了すると、”OK"ボタンを押すことで、試験の実行を継続して行うことができます。
クロック試験
JEDEC仕様書によって規定された全てのクロック試験を実行します。試験の項目にはaverage clock period, absolute
clock period, average high/low pulse width, absolute
high/low pulse width, half period jitter, clock period jitter,
cycle-to-cycle period jitter やcumulative error over n
periodが含まれています。
電気試験
ここで示した試験は、SRQ試験で、データ、ストローブおよびクロック信号のスリュー･レイトを計測します。2Mポイントの信号が捕捉され、その中の全てのリード・バーストが特定されます。その中で全ての立ち上がりエッジが計測されます。この例では9,000個以上のスリュー・レイトの計測が行われました。上の画面のように、ワーストケースの画面が表示されます。さらに”Stop on Test"機能を使って、原因を究明するさらなる解析を行うことができます。
タイミング試験
ここで示した試験は、tDQSCK試験で、クロックからストローブ出力のアクセス・タイムを計測します。電気試験と同様に2Mポイントの信号捕捉を行い、リード・バーストが特定されます。その中の全てのストローブとクロックの時間差が計測されます。この例では、10,000個のtDQSCKが計測されました。上の画面のように、ワーストケースの画面が表示されます。もう1本プローブを使って、不良原因と疑われる信号を捕捉するのもデバッグではよい方法です。
アイパターン
アイパターンは、シリアル・データ信号のデバッグにおいて非常に強力なツールです。QPHY-DDR3では、アイパターンをリード・バースト、またはライト・バーストから描画することができるので、データ信号にレシーバがエラーなく読み取れるのに必要なシグナル・インテグリティがあるかどうかを確認することができます。さらに、データ信号とストローブ信号のアイパターンを同じタイミングで表示させて、ストローブのタイミングを検証することができます。
QualiPHYでは、多くのプリセットされたコンプライアンス試験項目のセットが用意されていますが、
新しく独自の試験項目のセットを作ることも、セットされた試験項目を制限することもできます。
グラフィカルな結線図は、その試験に必要な装置の接続などを指示します。
コンプライアンス・レポートは、計測された全ての値、
その試験の評価基準と、試験を実行したときの画面情報を含みます。
コンプライアンス・レポートは、HTML、PDFまたはXMLとして作成することができます。
QualiPHY
QualiPHYは、高速シリアル・バスでコンプライアンス試験を専門知識がなくとも、短時間で簡潔に実行できるように設計されています。
- ウィザード機能により、テスト手順をナビゲートします。
- 規定された手順に従って各々の測定を行います。
- 各々の計測値を対応する規格の許容範囲と比較して判定し
ます。
- 全ての測定結果をまとめてレポートを作成します
- QualiPHYなら、いつでも正しい方法で試験が実行できます。
QPHY-DDR3試験項目の仕様
Clock Tests
tCH(avg), Average High Pulse Width
tCL(avg), Average Low Pulse Width
tJIT(duty), Half Period Jitter
tCK(avg), Average Clock Period
tJIT(per), Clock Period Jitter
tJIT(cc), Cycle to Cycle Period Jitter
tERR(n per), Cumulative Error
tCK(abs), Absolute Clock Period
tCH(abs), Absolute Clock High Pulse Width
tCL(abs), Absolute Clock Low Pulse Width
Advanced Debug
Eye Diagram of Data and Strobe on Read Cycle
Eye Diagram of Data and Strobe on Write Cycle
Timing Tests
tDQSQ, DQS-DQ Skew for DQS and Associated DQ Signals
tQH, DQ/DQS Output Hold Time From DQS
tDQSS, DQS latching rising transitions to associated clock edge
tDSS, DQS Falling Edge to CK Setup Time
tDSH, DQS Falling Edge Hold Time from CK
tDQSCK, DQS Output Access Time from CK/CK #
tDS(base), DQ and DM Input Setup Time
tDH(base), DQ and DM Input Hold Time
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